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Ⅲ 求助：A/D和DSP介面電路如何連接具體的型號是SAA7113H和TMS320C6113DSK.
有關DSP的一些問題收錄2008-09-17 21:53以下內容是轉載者從網路資源中整理得到，都是很實用的東西，向原作者表示衷心的感謝！
問：用DSP開發的系統跟用普通單片機開發的系統相比，有何優勢？DSP一般適用於開發什麼樣的系統？其開發周期、資金投入、開發成本如何？與DSP的介面電路是否還得用專門的晶元？
答：1.性能高；2.適合於速度要求高的場合；3.開發周期一般6個月，投入一般要一萬元左右；4.不一定，但需要速度較高的晶元。
問：DSP的電源設計和時鍾設計應該特別注意哪些方面？外接晶振選用有源的好還是無源的好？
答：時鍾一般使用晶體，電源可用TI的配套電源。外接晶振用無源的好。
問：系統調試時發現紋波太大，主要是哪方面的問題？
答：如果是電源紋波大，加大電容濾波。
問：請問我用5V供電的有源晶振為DSP提供時鍾，是否可以將其用兩個電阻進行分壓後再接到DSP的時鍾輸入端，這樣做的話，時鍾工作是否穩定？
答：這樣做不好，建議使用晶體。
問：5V/3.3V如何混接？
答：TI DSP的發展同集成電路的發展一樣，新的DSP都是3.3V的，但目前還有許多外圍電路是5V的，因此在DSP系統中， 經常有5V和3.3V的DSP混接問題。在這些系統中，應注意： 1)DSP輸出給5V的電路（如D/A），無需加任何緩沖電路，可以直接連 接。 2)DSP輸入5V的信號（如A/D），由於輸入信號的電壓>4V，超過了DSP的電源電壓，DSP的外部信號沒有保護電路，需要加緩沖，如 74LVC245等，將5V信號變換成3.3V的信號。 3)模擬器的JTAG口的信號也必須為3.3V，否則有可能損壞DSP。
問：一個多DSP電路板的時鍾，如何選擇比較好？DSP電路板的硬體設計和系統調試時的時序問題？
答：建議使用時鍾晶元，以保證同步。硬體設計要根據DSP晶元的時序，選擇外圍晶元，根據時序設定等待和硬體邏輯。
問：DSP主板設計的一般步驟是什麼？需要特別注意的問題有哪些？
答：1.選擇晶元；
2.設計時序；
3.設計PCB。最重要的是時序和布線。
問：在設計DSP的PCB板時應注意哪些問題？
答：1.電源的布置；
2.時鍾的布置；
3.電容的布置；
4.終端電路；
5。數字同模擬的布置。
問：在硬體設計階段如何消除信號干擾（包括模擬信號及高頻信號）？應該從那些方面著手？
答：1.模擬和數字分開；
2.多層板；
3.電容濾波。
問：在電路板的設計上，如何很好的解決靜電干擾問題。
答：一般情況下，機殼接大地，即能滿足要求。特殊情況下，電源輸入、數字量輸入串接專用的防靜電器件。
問：DSP板的電磁兼容（EMC）設計應特別注意哪些問題?
答：正確處理電源、地平面，高速的、關鍵的信號在源端串接端接電阻，避免信號反射。
問： 用電感來隔離模擬電源和數字電源，其電感量如何決定？是由供電電流或噪音要求來決定嗎？有沒有計算公式？
答：電感或磁珠相當於一個低通濾波器，直流電源可以通過，而高頻雜訊被濾除。所以電感的選擇主要決定於電源中高頻雜訊的成分。
問：能否介紹板上高頻信號布局（Layout）時要注意的問題以及數字信號對模擬信號的影響問題？答：數字信號對模擬信號的干擾主要是串擾，在布局時模擬器件 應盡量遠離高速數字器件，高速數字信號盡量遠離模擬部分，並且應保證它們不穿越模擬地平面。問：能否介紹PCB布線對模擬信號失真和串音的影響，如何降低 和克服？
答：有2個方面：
1. 模擬信號與模擬信號之間的干擾：布線時模擬信號盡量走粗一些，如果有條件，2個模擬信號之間用地線間隔。
2. 數字信號對模擬信號的干擾：數字信號盡量遠離模擬信號，數字信號不能穿越模擬地。
問：我想了解在信號處理方面DSP比FPGA的優點。
答：DSP是通用的信號處理器，用軟體實現數據處理；FPGA用硬體實現數據處理。DSP的成本便宜，演算法靈活，功能強；FPGA的實時性好，成本較高。
問：請問減小電路功耗的主要途徑有哪些？
答：1.選擇低功耗的晶元；2.減少晶元的數量；3.盡量使用IDLE。
問：DSP會對原來的模擬電路產生什麼樣的影響？
答：一方面DSP用數字處理的方法可以代替原來用模擬電路實現的一些功能；另一方面，DSP的高速性對模擬電路產生較大的干擾，設計時應盡量使DSP遠離模擬電路部分。
問：設計DSP系統時，我用C6000系列。DSP引腳的要上拉，或者下拉的原則是怎樣的？我經常在設計時為某一管腳是否要設置上/下拉電阻而猶豫不定。
答：C6000系列的輸入引腳內部一般都有弱的上拉或者下拉電阻，一般不需要考慮外部加上拉或者下拉電阻，特殊情況根據需要配置。
問：我正在使用TMS320VC5402，通過HPI下載代碼，但C5402的內部只提供16K字的存儲區，請問我能通過HPI把代碼下載到它的外部擴展存儲區運行嗎？
答：不行，只能下載到片內。
問：電路中用到DSP，有時當復位信號為低時，電壓也屬於正常范圍，但DSP載入程序不成功。電流也偏大，有時時鍾也有輸出。不知為什麼？
答：復位時無法載入程序。
問：原來的DSP的程序需放在EPROM中，但EPROM的速度難以和DSP匹配。現在是如何解決此問題的？
答：用BootLoad方法解決。
問：請問如何通過模擬器把。HEX程序直接燒到FLASH中去?所用DSP為5402是否需要自己另外編寫一個燒寫程序， 如何實現?
答：直接寫.OUT。是DSP中寫一段程序，把主程序寫到FLASH中。
問：DSP的硬體設計和其他的電路板有什麼不同的地方？
答：1.要考慮時序要求；2.要考慮EMI的要求；3.要考慮高速的要求；4.要考慮電源的要求。
問：DSP數據緩沖，能否用SDRAM代替FIFO？
答：不行。
問：ADC或DAC和DSP相連接時，要注意什麼問題？比如匹配問題，以保證A/D采樣穩定或D/A碼不丟失。答：1. 介面方式：並行/串列；2. 介面電平，必須保證二者一致。
問：為什麼片內RAM大的DSP效率高？
答：目前DSP發展的片內存儲器RAM越來越大，要設計高效的DSP系統，就應該選擇片內RAM較大的DSP。片內 RAM同片外存儲器相比，有以下優點：
<!--[if !supportLists]-->l 片內RAM的速度較快，可以保證DSP無等待運行。 <!--[endif]-->
<!--[if !supportLists]-->l 對於C2000/C3x/C5000系列，部分片內 存儲器可以在一個指令周期內訪問兩次，使得指令可以更加高效。<!--[endif]-->
<!--[if !supportLists]-->l 片內RAM運行穩定，不受外部的干擾影響，也不會干擾外部。<!--[endif]-->
<!--[if !supportLists]-->l DSP片內多匯流排， 在訪問片內RAM時，不會影響其它匯流排的訪問，效率較高。<!--[endif]-->
問：如何選擇DSP的電源晶元？
答：TMS320LF24xx：TPS7333QD，5V變3.3V，最大 500mA。
TMS320VC33： TPS73HD318PWP，5V變3.3V和1.8V，最大 750mA。
TMS320VC54xx：TPS73HD318PWP，5V變3.3V和1.8V，最大750mA；
TPS73HD301PWP，5V 變3.3V和可調，最大750mA。
TMS320VC55xx：TPS73HD301PWP，5V變3.3V和可調，最大 750mA。
TMS320C6000： PT6931，TPS56000，最大3A。
問：軟體等待的如何使用？
答：DSP的指令周期較快，訪問慢速存儲器或外設時需加入等待。等待分硬體等待和軟體等待，每一個系列的等待不完全相同。
1)對於 C2000系列： 硬體等待信號為READY，高電平時不等待。 軟體等待由WSGR寄存器決定，可以加入最多7個等待。其中程序存儲器和數據存儲器及 I/O可以分別設置。
2)對於C3x系列： 硬體等待信號為/RDY，低電平是不等待。 軟體等待由匯流排控制寄存器中的SWW和WTCNY決定，可以加 入最多7個等待，但等待是不分段的，除了片內之外全空間有效。
3)對於C5000系列： 硬體等待信號為READY，高電平時不等待。 軟體等待由 SWWCR和SWWSR寄存器決定，可以加入最多14個等待。其中程序存儲器、控製程序存儲器和數據存儲器及I/O可以分別設置。
4)對於C6000系 列（只限於非同步存儲器或外設）： 硬體等待信號為ARDY，高電平時不等待。 軟體等待由外部存儲器介面控制寄存器決定，匯流排訪問外部存儲器或設備的時序可以設置，可以方便的同非同步的存儲器或外設介面。
問：DSP的最高主頻能從晶元型號中獲得嗎？
答：TI的DSP最高主頻可以從晶元的型號中獲得，但每一個系列不一定相同。
1） TMS320C2000系列：
<!--[if !supportLists]-->l TMS320F206－最高主頻20MHz。<!--[endif]-->
<!--[if !supportLists]-->l TMS320C203/C206－最高主頻40MHz。<!--[endif]-->
<!--[if !supportLists]-->l TMS320F24x－最高主頻 20MHz。<!--[endif]-->
<!--[if !supportLists]-->l TMS320LF24xx－最高主頻30MHz。<!--[endif]-->
<!--[if !supportLists]-->l TMS320LF24xxA－最高主頻40MHz。 <!--[endif]-->
<!--[if !supportLists]-->l TMS320LF28xx－最高主頻150MHz。 <!--[endif]-->
2)TMS320C3x系列：
<!--[if !supportLists]-->l TMS320C30：最高主頻25MHz。 <!--[endif]-->
<!--[if !supportLists]-->l TMS320C31PQL80：最高主頻 40MHz。 <!--[endif]-->
<!--[if !supportLists]-->l TMS320C32PCM60：最高主頻30MHz。<!--[endif]-->
<!--[if !supportLists]-->l TMS320VC33PGE150：最高主頻 75MHz。<!--[endif]-->
3)TMS320C5000系列：
<!--[if !supportLists]-->l TMS320VC54xx：最高主頻160MHz。<!--[endif]-->
<!--[if !supportLists]-->l TMS320VC55xx：最高主頻 300MHz。<!--[endif]-->
4)TMS320C6000系列：
<!--[if !supportLists]-->l TMS320C62xx：最高主頻300MHz。<!--[endif]-->
<!--[if !supportLists]-->l TMS320C67xx：最高主頻 230MHz。 <!--[endif]-->
<!--[if !supportLists]-->l TMS320C64xx：最高主頻720MHz。 <!--[endif]-->
問：DSP可以降頻使用嗎？
答：可以，DSP的主頻均有一定的工作范圍，因此DSP均可以降頻使用。
問：如何選擇外部時鍾？
答： DSP的內部指令周期較高，外部晶振的主頻不夠，因此DSP大多數片內均有PLL。但每個系列不盡相同。
1)TMS320C2000系列：
TMS320C20x：PLL可以÷2，×1，×2和×4，因此外部時鍾可以為 5MHz－40MHz。 TMS320F240：PLL可以÷2，×1，×1.5，×2，×2.5，×3，×4，×4.5，×5和×9，因此外部時鍾可以 為2.22MHz－40MHz。 TMS320F241/C242/F243：PLL可以×4，因此外部時鍾為 5MHz。 TMS320LF24xx：PLL可以由RC調節，因此外部時鍾為4MHz－20MHz。 TMS320LF24xxA：PLL可以由RC調 節，因此外部時鍾為4MHz－20MHz。
2)TMS320C3x系列：
TMS320C3x：沒有PLL，因此外部主頻為工作頻率的2倍。 TMS320VC33：PLL可以÷2，×1，×5，因此外部主頻可以為12MHz－100MHz。
3)TMS320C5000系列：
TMS320VC54xx：PLL可以÷4，÷2，×1-32，因此外部主頻可以為 0。625MHz－50MHz。 TMS320VC55xx：PLL可以÷4，÷2，×1-32，因此外部主頻可以為 6。25MHz－300MHz。
4)TMS320C6000系列：
TMS320C62xx：PLL可以×1，×4，×6，×7，×8，×9，×10和 ×11，因此外部主頻可以為11.8MHz－300MHz。 TMS320C67xx：PLL可以×1和×4，因此外部主頻可以為 12.5MHz－230MHz。 TMS320C64xx：PLL可以×1，×6和×12，因此外部主頻可以為30MHz－720MHz。
問：如何選擇DSP的外部存儲器？
答： DSP的速度較快，為了保證DSP的運行速度，外部存儲器需要具有一定的速度，否則DSP訪問外部存儲器時需要加入等待周 期。
1)對於C2000系列： C2000系列只能同非同步的存儲器直接相接。 C2000系列的DSP目前的最高速度為150MHz。建議可以用的存儲 器 有： CY7C199-15：32K×8，15ns，5V； CY7C1021-12：64K×16，15ns，5V； CY7C1021V33-12：64K×16，15ns，3.3V。 2) 對於C3x系列： C3x系列只能同非同步的存儲器直接相接。 C3x系列的DSP的最高速度，5V的為40MHz，3.3V的為75MHz，為保證DSP 無等待運行，分別需要外部存儲器的速度<25ns和<12ns。建議可以用的存儲器有： ROM： AM29F400-70：256K×16，70ns，5V，加入一個等 待； AM29LV400-55(SST39VF400)：256K×16，55ns，3.3V，加入兩個等待（目前沒有更快的 Flash）。 SRAM： CY7C199-15：32K×8，15ns，5V； CY7C1021-15：64K×16，15ns，5V； CY7C1009-15：128K×8，15ns，5V； CY7C1049-15：512K×8，15ns，5V； CY7C1021V33-15：64K×16，15ns，3.3V； CY7C1009V33-15：128K×8，15ns，3.3V； CY7C1041V33-15：256k×16，15ns，3.3V。
3) 對於C54x系列： C54x系列只能同非同步的存儲器直接相接。 C54x系列的DSP的速度為100MHz或160MHz，為保證DSP無等待運行，需 要外部存儲器的速度<10ns或<6ns。建議可以用的存儲器 有： ROM： AM29LV400-55(SST39VF400)：256K×16，55ns，3.3V，加入5或9個等待（目前沒有更快的 Flash）。 SRAM： CY7C1021V33-12：64K×16，12ns，3.3V，加入一個等 待； CY7C1009V33-12：128K×8，12ns，3.3V，加入一個等待。
4)對於C55x和C6000系列： TI的DSP中只有 C55x和C6000可以同同步的存儲器相連，同步存儲器可以保證系統的數據交換效率更 高。 ROM： AM29LV400-55(SST39VF400)：256K×16，55ns，3.3V。 SDRAM： HY57V651620BTC- 10S：64M，10ns。 SBSRAM： CY7C1329-133AC，64k×32； CY7C1339-133AC，128k×32. FIFO：CY7C42x5V- 10ASC，32k/64k×18。
問：DSP晶元有多大的驅動能力？
答： DSP的驅動能力較強，可以不加驅動，連接8個以上標准TTL門。
問：如何調試多片DSP？
答：對於有MPSD模擬口的DSP（TMS320C30/C31/C32），不能用一套模擬器同時調試，每次只能調試其中的一個 DSP； 對於有JTAG模擬口的DSP，可以將JTAG串接在一起，用一套模擬器同時調試多個DSP，每個DSP可以用不同的名字，在不同的窗口中調試。 注意：如果在JTAG和DSP間加入驅動，一定要用快速的門電路，不能使用如LS的慢速門電路。
問：在DSP系統中為什麼要使用CPLD？
答： DSP的速度較快，要求解碼的速度也必須較快。利用小規模邏輯器件解碼的方式，已不能滿足DSP系統的要求。 同時，DSP系統中也經常需要外部快速部件的配合，這些部件往往是專門的電路，有可編程器件實現。 CPLD的時序嚴格，速度較快，可編程性好，非常適合於實現解碼和專門電路。
問：什麼是DSP的Boot loader？
答： DSP的速度盡快，EPROM或flash的速度較慢，而DSP片內的RAM很快，片外的RAM也較快。為了使DSP充分發揮它的能力，必須將程序代碼放在RAM中運行。為了方便的將代碼從ROM中搬到RAM中，在不帶flash的DSP中，TI在出廠時固化了一段程序， 在上電後完成從ROM或外設將代碼搬到用戶指定的RAM中。此段程序稱為"boot loader"。
問：DSP為什麼要初始化？
答： DSP在RESET後，許多的寄存器的初值一般同用戶的要求不一致，例如：等待寄存器，SP，中斷定位寄存器等，需要通過初始化 程序設置為用戶要求的數值。 初始化程序的主要作用： 1)設置寄存器初值。 2)建立中斷向量表。 3)外圍部件初始化。
問：電平變換都有哪些方法？
答： 1，匯流排收發器（Bus Transceiver）： 常用器件： SN74LVTH245A（8位）、 SN74LVTH16245A（16位） 特點：3.3V供電，需進行方向控制， 延遲：3.5ns，驅動：-32/64mA， 輸入容限：5V 應用： 數據、地址和控制匯流排的驅動 2，匯流排開關（Bustch） 常用器件：SN74CBTD3384（10位）、SN74CBTD16210（20位） 特 點：5V供電，無需方向控制 延遲：0。25ns，驅動能力不增加 應用：適用於信號方向靈活、且負載單一的應用，如McBSP等外設信號的電平變 換 3，2選1切換器（1 of 2 Multiplexer） 常用器件：SN74CBT3257（4位）、SN74CBT16292（12位） 特 點：實現2選1，5V供電，無需方向控制 延遲：0。25ns，驅動能力不增加 應用：適用於多路切換信號、且要進行電平變換的應用，如雙路復用的 McBSP 4，CPLD 3.3V供電，但輸入容限為5V，並且延遲較大：＞7ns，適用於少量的對延遲要求不高的輸入信號 5，電阻分壓 10KΩ和 20KΩ串聯分壓，5V×20÷（10＋20）≈3.3V 。
問：未用的輸入／輸出引腳應如何處理？
答： 1，未用的輸入引腳不能懸空不接，而應將它們上拉活下拉為固定的電平
1)關鍵的控制輸入引腳，如Ready、Hold等， 應固定接為適當的狀態，Ready引腳應固定接為有效狀態，Hold引腳應固定接為無效狀態
2)無連接（NC）和保留（RSV）引腳，NC 引腳：除非特殊說明，這些引腳懸空不接，RSV引腳：應根據數據手冊具體決定接還是不接
3)非關鍵的輸入引腳，將它們上拉或下拉為固定的電平，以降低功耗
2，未用的輸出引腳可以懸空不接 3，未用的I/O引腳:如果預設狀態為輸入引腳，則作為非關鍵的輸入引腳處理，上拉或下拉為固定的電平；如果確省狀態為輸出引腳，則可以懸空不接。
問：DSP的C語言同主機C語言的主要區別？
答： 1)DSP的C語言是標準的ANSI C，它不包括同外設聯系的擴展部分，如屏幕繪圖等。但在CCS中，為了方便調試，可以將數據通過printf命令虛擬輸出到主機的屏幕上。
2)DSP的C語言的編譯過程為，C編譯為ASM，再由ASM編譯為OBJ。因此C和 ASM的對應關系非常明確，非常便於人工優化。
3)DSP的代碼需要絕對定位；主機的C的代碼有操作系統定位。 4)DSP的C的效率較高，非常適合於嵌入系統
試試吧！希望能幫到你
Ⅳ coince這個交易所是什麼模式的是屬於小平台嗎
雙驅動模式，線上與挖礦；屬於中型平台；平台幣為CBTX
Ⅳ windows xp professional 2006(要有序列號的)在哪下載
不知道你是什麼意思，
Windows XP Professional是2001年的產物。
就算最新的Windows XP Service Pack2也只是2004年的產物。
你哪來的2006。
網上隨便一搜Windows XP SP2到處都是。
Ⅵ 切割弦定理，相交弦定理，割線定理是什麼
三割線定理 三割線定理：PAB、PCD為⊙O的兩任意割線，AD與BC交於Q，PQ交⊙O於E、F，則1/PE+1/PF=2/PQ 推廣：自二次曲線L外一點P作直線交L於A,B,C,D,弦AD,BC交於Q,PQ交L於E,F,則1/PE+1/PF=2/PQ 其他內容： 切割線定理的推論(又稱切線定理) 如圖，ABT是⊙O的一條割線，TC是⊙O的一條切線，切點為C，則TC^2=TA·TB 證明：連接AC、BC ∵弦切角∠TCB對弧BC，圓周角∠A對弧BC ∴由弦切角定理，得∠TCB=∠A 又∠ATC=∠BTC ∴△ACT∽△CBT ∴AT:CT=CT:BT, 也就是TC^2=TB*TA 割線定理 如圖，直線ABP和CDT是自點P引的⊙O的兩條割線，則PA·PB=PC·PD 證明:連接AD、BC ∵∠A和∠C都對弧BD ∴由圓周角定理，得∠A=∠C 又∵∠APD=∠CPB ∴△ADP∽△CBP ∴AP:CP=DP:BP, 也就是AP·BP=CP·DP 下面有圖 http://ke..com/view/1400937.htm 這么晚還學習？！
求採納
Ⅶ Cyclebit有哪些用途呢
很多用途，Cyclebit允許用戶使用NEM的本機數字貨幣BTC、ETH、XEM和CBT付款。這項戰略合作夥伴投資旨在進一步支持NEM專有的Catapult技術的增長和發展。
Ⅷ 鐜板湪涓鍥界帺鏁板瓧璐у竵鐘娉曞悧
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